Hướng dẫn thực hành phân tích thời gian tĩnh sta

Ngày nay, mặc dù ngôn ngữ và công cụ được sử dụng vẫn đang phát triển, ngôn ngữ mô tả phần cứng của ngôn ngữ lập trình tương tự được sử dụng để thiết kế và xác minh hành vi dự kiến của mạch và phần mềm công cụ được sử dụng để tổng hợp thiết kế cấp độ cổng thấp và tiếp tục hoàn thành thiết kế vật lý. Con đường vẫn là cơ sở của thiết kế mạch tích hợp kỹ thuật số. Đối với thiết kế mạch tín hiệu tương tự / hỗn hợp, khi nút quá trình tiến lên, quy mô của thiết kế tăng lên, trong khi lề thiết kế còn lại cho nhà thiết kế giảm dần và các công cụ mô phỏng, xác minh có công suất, tốc độ và độ chính xác. Các yêu cầu ngày càng cao hơn. Trước khi sử dụng công cụ EDA, mạch phải được vận hành thủ công. Không thể thiết kế hàng trăm triệu bóng bán dẫn cho các mạch tích hợp quy mô lớn.

Khi các IC tiếp tục phát triển theo hướng tích hợp cao, tốc độ cao, tiêu thụ điện năng thấp và hiệu suất cao, không có phương tiện thiết kế hỗ trợ máy tính có độ tin cậy cao, không thể hoàn thành thiết kế. Có thể nói rằng với công cụ EDA, khả năng thiết kế VLSI là có sẵn.

Các công cụ EDA thực sự bắt đầu vào những năm 1980. Năm 1983, nền tảng máy trạm đầu tiên, apollo, đã ra đời. Trong 40 năm qua, các công cụ EDA bao gồm hầu hết mọi khía cạnh của các mạch tích hợp, từ Ngôn ngữ mô tả phần cứng (HDL) đến các công cụ mô phỏng logic. (Mô phỏng logic), từ Tổng hợp logic đến Địa điểm tự động & Tuyến đường; từ kiểm tra quy tắc thiết kế / DRC và kiểm tra quy tắc điện / ERC đến Bố cục so với sơ đồ, LVS) đến kiểm tra sản xuất chip.

GDS & GDS II

GDS được Calma phát triển để chuyển đổi dữ liệu của các bố trí mạch tích hợp để tạo ra mặt nạ quang khắc.

Được thành lập vào năm 1964, Calma được thành lập bởi Calvin Hefte, Ron Cone và Jim Lambert. Cùng với Applicon và ComputerVision, Calma trở thành ba công ty CAD lớn và được Hệ thống Logic hợp lệ mua lại vào năm 1988.

Calma đã phát triển định dạng tệp nhị phân GDS (Hệ thống dữ liệu đồ họa) cho dữ liệu bố cục mặt nạ vào năm 1971. Nó được sửa đổi vào năm 1978 và được gọi là GDS-II. Cho đến nay, ngành công nghiệp bán dẫn vẫn sử dụng GDS-II làm định dạng dữ liệu bố trí tiêu chuẩn cho thiết kế vi mạch "băng ra".

Bố trí mạch tích hợp là kết quả của thiết kế vật lý của bước thấp nhất trong thiết kế mạch tích hợp. Thiết kế vật lý chuyển đổi kết quả tổng hợp logic (netlist cấp cổng) thành tệp bố cục vật lý thông qua công nghệ bố trí và định tuyến. Tệp này chứa mỗi thông tin Hình dạng, diện tích và vị trí của đơn vị phần cứng trên chip. Thiết kế bố trí phải tuân thủ các quy tắc thiết kế có liên quan của quy trình sản xuất và đáp ứng các ràng buộc về thời gian, diện tích, mức tiêu thụ điện, v.v. Sau khi bố trí mạch tích hợp hoàn tất, toàn bộ quá trình thiết kế mạch tích hợp được hoàn thành về cơ bản. Sau đó, nhà máy xử lý chất bán dẫn nhận các tệp bố trí và sản xuất chip phần cứng thực tế bằng cách sử dụng thiết bị và công nghệ sản xuất thiết bị bán dẫn. (Tóm lại, các tệp GDS sử dụng mã hóa nhị phân để biểu diễn hình dạng của mặt phẳng, văn bản và các lớp và thuộc tính của biểu đồ. Mỗi lớp có thể được đặt tên độc lập và mỗi lớp có thể được quy cho. Hiệu chuẩn đặc biệt là dữ liệu mạnh hơn. bởi vì nó phù hợp với phơi nhiễm chùm electron, nên phép đo phơi sáng của từng khu vực được đặt riêng.)

Thiết kế bố trí hiện tại được thực hiện với các công cụ tự động hóa thiết kế điện tử. Vào những năm 1960, các kỹ sư thiết kế đã lập bản đồ bố trí chip bằng bút chì và giấy lưới, sau đó số hóa đồ họa để tạo ra một cơ sở dữ liệu điện tử về bố trí IC, sau đó được phần mềm chuyển đổi thành mô hình để tạo ra photomasking. Định dạng.

Calma đã tự động hóa quy trình bằng cách thay thế quy trình vẽ thủ công dễ bị lỗi bằng các máy tính và phần mềm chuyên dụng. Calma được sinh ra trong kỷ nguyên EDA cho IC và thiết kế bố trí bảng mạch in, dẫn đến việc áp dụng các máy trạm Apollo và Sun microsystems, cũng như tạo ra nhiều công ty EDA bao gồm EDA Big Three hiện tại.

SPICE

SPICE (Chương trình mô phỏng với sự nhấn mạnh mạch tích hợp) là một trình mô phỏng tương tự cấp độ mạch đa năng mạnh mẽ, chủ yếu được sử dụng để phân tích mạch của các mạch tích hợp. Định dạng netlist của SPICE trở thành tiêu chuẩn để mô tả các mạch tương tự và mạch cấp độ bóng bán dẫn phổ biến. Được phát triển bởi Khoa Kỹ thuật Điện và Khoa học Máy tính tại Đại học California, Berkeley (UC Berkeley, Phòng EECS), tên ban đầu của nó là CANCER (Phân tích Máy tính của Mạch không tuyến tính, Không bao gồm Bức xạ).

Phiên bản đầu tiên được phát triển vào năm 1971 bởi bảy sinh viên tốt nghiệp như Laurence Nagel dưới sự chỉ đạo của Giáo sư Ron Rohrer. Năm 1975, dưới sự hướng dẫn của Giáo sư Don Peterson, phiên bản thực tế chính thức đã được giới thiệu. Năm 1988, nó được chỉ định là tiêu chuẩn công nghiệp quốc gia, chủ yếu là mô phỏng. Thiết kế và mô phỏng các hệ thống điện tử như mạch điện, mạch lai tương tự kỹ thuật số và mạch cung cấp điện.

Kể từ khi SPICE ra đời, phiên bản của nó đã liên tục được cập nhật, bao gồm SPICE2, SPICE2G6, SPICE3, SPICE3f5 và các phiên bản khác. Phiên bản mới chủ yếu được tăng cường về đầu vào mạch, đồ họa, cấu trúc dữ liệu và hiệu quả thực thi. Ngành công nghiệp thường tin rằng SPICE2G6 là thành công và hiệu quả nhất, các phiên bản sau chỉ là thay đổi một phần và hiện tại tất cả các loại công cụ SPICE đều dựa trên phiên bản mã nguồn SPICE 2G6 được phát hành công khai.

Từ đầu những năm 1970 đến nay gần 50 năm, SPICE đã đạt được kết quả đáng kinh ngạc từ việc mô phỏng chỉ một tá thành phần cho đến mạch ngày nay có thể mô phỏng hàng chục triệu thành phần. SPICE là một công cụ để giải các phương trình vi phân thông thường phi tuyến, nhưng SPICE đã không thay đổi nhiều vào giữa những năm 1990 vì khó thay đổi nền tảng của SPICE.

Các nền tảng của SPICE bao gồm: Phân tích nút sửa đổi, Bộ giải ma trận thưa thớt, Lặp lại Newton-Raphson, Tích hợp số ngầm định, Điều khiển bước động kích thước bước động, Lỗi cắt ngắn cục bộ, v.v.

Các SPICE thương mại chính hiện tại bao gồm Synopsys HSPICE & FineSim SPICE, Cadence Specter & APS, Mentor ELDO & AFS, Silvaco Smart-Spice, nhà sản xuất trong nước Huada Jiu Tian (Empyrean) ALPS và ProPlus NanoSpice & NanoSpice Giga đều cạnh tranh.

Tất nhiên, ngoài SPICE thương mại do EDA cung cấp, còn có một số SPICE được phát triển bởi một số công ty bán dẫn đã thành lập, không được sử dụng để bán, bao gồm IBM, Intel, TI, ADI, STM và Infenion. SPICE về cơ bản có mô hình thiết bị riêng của mình. Được biết, TI sẽ sử dụng SPICE nội bộ ngay bây giờ để mở nguồn.

Ưu điểm của SPICE là tính chính xác của nó, nhưng những thiếu sót cũng rất rõ ràng. Có một số hạn chế nhất định về quy mô và tốc độ có thể được mô phỏng. Nó thường được sử dụng cho các ứng dụng mô phỏng quy mô nhỏ và độ chính xác cao. Do đó, một loại FastSPICE giả lập cấp bóng bán dẫn khác đã được phát triển, như Synopsys 'NanoSim, HSIM (mua lại Nassda năm 2004), FineSim Pro (mua lại Magma năm 2011) và CustomSim (XA), Cadence's UltraSim (2003). Việc mua lại Celestry, ở đây phải kể đến, UltraSim được phát triển đầu tiên bởi BTA, BTA được thành lập vào năm 1993 bởi Giáo sư Hu Zhengming, BTA đã được sáp nhập với Tiến sĩ Dai Weimin Ultima vào năm 2001 thành Celestry và Spectre XPS, Mentor ADiT (mua lại EverCAD trong 2006), NanoSpice Giga, v.v., được sử dụng để xử lý mô phỏng mạch quy mô lớn và xác minh toàn chip. FastSPICE sử dụng một số lượng lớn các kỹ thuật mô phỏng được tăng tốc, chẳng hạn như phân vùng mạch Model Model và Event Driven, và đơn giản hóa mạch, xử lý các yêu cầu mô phỏng mạch quy mô lớn, như mạch kỹ thuật số tùy chỉnh, bộ nhớ, với chi phí chính xác nhất định. SOC mô phỏng và xác minh chip đầy đủ. Trong các ứng dụng thực tế, SPICE thường được sử dụng cho các mạch tương tự có độ chính xác cao và các mô-đun nhỏ của các mạch kỹ thuật số và mô-đun bộ nhớ tùy chỉnh. FastSPICE thường được sử dụng cho các mạch hậu giả quy mô lớn, mạch kỹ thuật số tùy chỉnh mô-đun lớn, mô phỏng và xác minh SOC toàn bộ chip, v.v.

Điều đáng nói là công ty EDA trong nước đã có những tiến bộ đáng kể trong SPICE.

Năm 2016, NanoSpice Giga đã đề xuất một khái niệm mới GigaSpice, thay thế ứng dụng FastSPICE bằng công cụ SPICE và độ chính xác để tránh sự thiếu chính xác do FastSPICE gây ra và cung cấp tốc độ nhanh hơn FastSPICE, quy mô cực lớn hàng đầu trong ngành. Thiết kế bộ nhớ và các mạch tương tự hậu giả quy mô lớn đã được công nhận và áp dụng trên thị trường quốc tế.

Năm 2018, Huada Jiudian chính thức ra mắt hệ thống mô phỏng song song không đồng nhất đầu tiên của ngành, Empyrean ALPS-GTTM, dựa trên nền tảng không đồng nhất điện toán lớn và công nghệ giải quyết ma trận thông minh không đồng nhất ban đầu SMS-GT, cải tiến đáng kể mô phỏng mạch. Hiệu suất, duy trì độ chính xác SPICE thật 100%, hiệu suất tốt hơn 10 lần so với SPICE cho kiến trúc CPU. Sự ra đời của ALPS-GT giải quyết vấn đề rằng độ chính xác của FastSPICE và giới thiệu công nghệ fastspice là không đủ, và hiệu suất và khả năng của gia vị truyền thống và gia vị song song là không đủ.

Cuối cùng, cần phải nói về NGSPICE nguồn mở. Từ những năm 1990, một số người đam mê và đại học SPICE đã sử dụng SPICE3f5 và tích hợp một số phần mềm nguồn mở khác, bao gồm xspice, cider, gss, adms, v.v. và xây dựng NGSPICE. NGSPICE đang phát triển chậm, nhưng chậm hơn nhiều so với tiến hóa SPICE thương mại. Nhiều nghiên cứu học thuật hiện đang được sử dụng.

Mô hình thiết bị bán dẫn (Mô hình SPICE)

Mô hình thiết bị bán dẫn được liên kết chặt chẽ với dòng quy trình người dùng. Trước khi thiết kế chip, các tham số mô hình thiết bị tương ứng được cung cấp bởi xưởng đúc chip (Foundry) cho nhà thiết kế chip thông qua thư viện mô hình trong PDK.

Mô hình MOSFET đã được phát triển cho đến nay và đã có hơn 50 mô hình. Dưới đây là một vài mô hình đơn giản:

Mô hình thiết bị 1.SPICE

Mô hình MOS1 (SPICE Cấp 1): Đây là mô hình MOSFET sớm nhất của UC Berkeley SPICE. Nó chỉ xem xét hiệu suất cơ bản của MOSFET và phù hợp với MOSFET kênh dài có độ chính xác thấp.

Mô hình MOS2 (SPICE Cấp 2): Xem xét hiệu ứng phụ của MOSFET và một phần của hiệu ứng kênh ngắn, nó phù hợp cho các thiết bị kênh ngắn. Kết quả mô phỏng cho các thiết bị có chiều dài kênh lớn hơn 2μm là rất chính xác.

Mô hình MOS3 (SPICE Cấp 3): Một mô hình bán thực nghiệm của các thiết bị có kích thước nhỏ, xem xét chính xác hơn các tác động thứ cấp của MOSFET. Nó được sử dụng rộng rãi trong thiết kế mạch kỹ thuật số và phù hợp với độ dài kênh dưới 5μm.

Mô hình thiết bị 2.BSIM

Mô hình BSIM (Mô hình IGFE kênh ngắn Berkeley) là mô hình được phát triển bởi nhóm giáo sư của UC Berkeley cho các MOSFET kênh ngắn.

Mô hình BSIM1 (SPICE Cấp 4) phù hợp với các thiết bị có chiều dài kênh khoảng 1 μm và độ dày ôxit cổng 15nm.

Mô hình BSIM2 (tương ứng với HSPICE Cấp 39) là mô hình Subicron sâu được phát triển trong mô hình BSIM1 cho các thiết bị có chiều dài kênh ngắn 0,25 μm và độ dày ôxit cổng là 0,36nm.

Mô hình BSIM3 là một mô hình vật lý dựa trên phân tích gần như hai chiều. Nó tập trung vào việc giải quyết cơ chế hoạt động của thiết bị, xem xét ảnh hưởng của kích thước thiết bị và các tham số quá trình và cố gắng làm cho mối quan hệ giữa từng kiểu máy và đặc điểm của thiết bị có thể dự đoán được và cố gắng giảm số lượng tham số mô hình. .

Mô hình BSIM4: Dựa trên mô hình BSIM3, nó phù hợp với các IC micrô phụ sâu và đã được cải tiến cho thiết kế mạch RF.

Các đại diện thành công nhất của gia đình BSIM là BSIM3v3 (tương ứng với HSPICE Cấp 49) và BSIM4v5 (tương ứng với HSPICE Cấp 54). Kể từ đó, không có mô hình nào khác có thể làm đúng. Họ cũng là tiêu chuẩn mô hình thiết bị MOSFET công nghiệp. BSIM3 kéo dài các quá trình subicron (0,3μm đến 0,13μm, khoảng từ 1993 đến 2000), và BSIM4 kéo dài các subicron sâu đến các quy trình nanomet (90nm đến 20nm, khoảng từ 2002 đến 2012). Ngày nay, BSIM4 vẫn là mô hình mạch tích hợp được sử dụng rộng rãi nhất trong ngành.

Mô hình thiết bị 3.FinFE

Mô hình thiết bị FinFET BSIM-CMG, cũng được phát triển bởi nhóm BSIM của UC Berkeley cho các MOSFET bóng bán dẫn 3D dưới 20nm, đã nhanh chóng trở thành một mô hình tiêu chuẩn quốc tế.

Mô hình thiết bị bán dẫn là một trong những nền tảng của SPICE. Mô phỏng SPICE hiện đại đòi hỏi nhiều mô hình thiết bị, bao gồm các thành phần thụ động (điện trở, tụ điện, cuộn cảm, v.v.), cũng như các thiết bị hoạt động (điốt, bóng bán dẫn lưỡng cực, v.v.). Tuy nhiên, mẫu có nhiều mẫu nhất, thay đổi thường xuyên nhất và độ phức tạp cao nhất là mẫu thiết bị MOSFET. Điều này chủ yếu là vì sau 1970/1980, quy trình MOSFET trở thành xu hướng chủ yếu do mức tiêu thụ điện năng thấp và khả năng tích hợp cao. Vào thời điểm đó, đó vẫn là thời điểm mà ngành công nghiệp bán dẫn đang tranh cãi. Nhiều công ty bán dẫn đã mọc lên. Hầu như mọi công ty đều có những kỹ năng độc đáo riêng trong quy trình và thiết bị. Vì vậy, vào thời điểm đó, hầu hết trong số họ là các công ty IDM, điều này đã khiến các mô hình MOSFET xuất hiện trong một dòng vô tận. Càng nhiều mô hình MOSFET được SPICE hỗ trợ, cơ sở người dùng SPICE càng lớn.

Vào thời điểm đó, SPICE lớn nhất của cơ sở người dùng là HSPICE của Meta-Software, được thành lập vào năm 1974 bởi hai anh em sinh đôi Shawn Hailey và Kim Hailey. HSPICE có một mẫu thiết bị MOSFET gốc cấp 28, được thành lập từ năm 1978 đến 18 năm vào năm 1996. Tổng cộng có hơn 11.000 bộ đã được bán, với tốc độ tăng trưởng hàng năm là 25-30%. Cấp 28 là một mô hình thiết bị MOSFET được phát triển dựa trên BISM1 cho thiết kế mạch tương tự. Ở đây để đề cập, vào năm 1996, Meta-Software đã được Avant mua lại, và vào năm 2001, Avant! được mua lại bởi Synopsys.

Mặc dù Cấp 28 không trở thành tiêu chuẩn công nghiệp, nó trở thành cơ sở để thúc đẩy BSIM trở thành tiêu chuẩn công nghiệp. Sau khi xuất hiện Tổ chức tiêu chuẩn hóa mô hình (CMC) theo Si2 hiện tại, BSIM3v3 nhanh chóng trở thành mô hình tiêu chuẩn công nghiệp đầu tiên trên thế giới cho các mạch tích hợp. Tất cả các Foundry, IDM, fabless và EDAs trong ngành đều hỗ trợ nó và trở thành sự phát triển nhanh nhất của các mạch tích hợp quốc tế. Một trong những động lực chính. Nhóm BSIM do Giáo sư Hu Zhengming dẫn đầu đã liên tiếp đưa ra các mô hình tiêu chuẩn quốc tế như BSIM4, BSIMSOI, BSIM6 (BSIM-BULK), BSIM-CMG và BSIM-IMG. Trong 20 năm qua, phần lớn thiết kế vi mạch toàn cầu dựa trên mô hình loạt BSIM. Nó đã đóng một vai trò quan trọng trong sự phát triển của các mạch tích hợp quốc tế.

Điều đáng nói là trong lĩnh vực công cụ mô hình thiết bị trong phân khúc thị trường EDA, Junlun Electronics là công ty hàng đầu trong lĩnh vực này. Giải pháp của nó có nguồn gốc từ BSIMPro của BSIMPro /, được thành lập sau khi giới thiệu tiêu chuẩn mô hình BSIM3v3 của Giáo sư Hu Zhengming vào năm 1993. Gia đình công cụ BSIMProPlus vẫn là công cụ mô hình hóa tiêu chuẩn cho tất cả các xưởng đúc chính trong hơn 20 năm. Tất nhiên, một công ty EDA nội địa khác, Boda Micro, cũng có một vị trí trong công cụ mô hình thiết bị.

Ngôn ngữ mô tả phần cứng (HDL)

VHDL (Ngôn ngữ mô tả phần cứng mạch tích hợp rất tốc độ cao) và Verilog HDL là hai trong số Ngôn ngữ mô tả phần cứng phổ biến nhất thế giới (HDL), ngôn ngữ mô tả cấu trúc và hành vi của phần cứng hệ thống kỹ thuật số ở dạng văn bản. Nó có thể biểu diễn sơ đồ mạch logic, biểu thức logic và chức năng logic được thực hiện bởi các hệ thống logic kỹ thuật số. Mục đích là để lưu ý nghĩa thiết kế của các mạch điện tử ở dạng tệp, để người khác có thể dễ dàng hiểu ý nghĩa thiết kế của các mạch.

Cả hai đều được phát triển vào giữa những năm 1980. VHDL và Verilog là các ngôn ngữ mô tả phần cứng tiêu chuẩn công nghiệp của IEEE và được hỗ trợ bởi nhiều công ty EDA.

1. VHDL

VHDL bắt nguồn từ chương trình VHSIC của Bộ Quốc phòng Hoa Kỳ (Mạch tích hợp tốc độ rất cao) vào những năm 1980 và chữ "V" trong VHDL là viết tắt của VHSIC.

Nhóm VHDL được thành lập vào tháng 6 năm 1981. Năm 1983, nhóm phát triển được thành lập bởi IBM, TI và Intermetric. Phiên bản đầu tiên được ra mắt vào năm 1985.

Vào tháng 12 năm 1987, IEEE đã xuất bản phiên bản tiêu chuẩn IEEE STD 1076/1987 (gọi tắt là phiên bản 87). Kể từ IEEE-1076 (gọi tắt là phiên bản 87), mỗi công ty EDA đã ra mắt môi trường thiết kế VHDL của riêng mình hoặc thông báo rằng các công cụ thiết kế của nó có thể giao tiếp với VHDL.

Năm 1993, IEEE đã sửa đổi VHDL để mở rộng nội dung của VHDL từ mức độ trừu tượng hóa cao hơn và khả năng mô tả hệ thống, tạo thành một phiên bản tiêu chuẩn mới của IEEE STD 1076-1993 (gọi là phiên bản 93).

Năm 1996, Bộ Quốc phòng Hoa Kỳ đã thiết lập nó là ngôn ngữ thiết kế ASIC chính thức.

2.Xác hình HDL

Cú pháp VerL HDL tương tự như ngôn ngữ C, nhưng là ngôn ngữ mô tả phần cứng, về cơ bản nó khác với ngôn ngữ C. Verilog HDL được thành lập vào năm 1983 bởi Phil Moorby thuộc Hệ thống thiết kế tích hợp tự động và phát hành trình giả lập Verilog. Năm 1985, Hệ thống thiết kế tích hợp tự động được đổi tên thành Gateway Design Automatic (GDA). Năm 1987, Synopsys bắt đầu sử dụng Verilog HDL làm đầu vào cho các công cụ toàn diện của nó.

Năm 1989, Cadence mua lại GDA và sở hữu phiên bản độc quyền của Verilog HDL. Năm 1990, nó chính thức phát hành Verilog HDL. Trong cùng năm đó, nó đã thành lập OVI (Open Verilog International), mở cửa cho phạm vi công cộng và thúc đẩy sự phát triển của Verilog HDL và các tiêu chuẩn. Hầu như tất cả các nhà cung cấp ASIC đều hỗ trợ nó và nghĩ rằng Verilog-XL là trình giả lập tốt nhất.

Năm 1995, Cadence từ bỏ bằng sáng chế độc quyền Verilog HDL và trở thành tiêu chuẩn IEEE 1364-1995 (Verilog-95).

Tiêu chuẩn Verilog cho cả ứng dụng analog và kỹ thuật số đã được xuất bản năm 1999.

Vào năm 2001, Verilog HDL đã được sửa đổi và mở rộng, và nội dung được sửa đổi sau đó đã được gửi lại cho IEEE để trở thành tiêu chuẩn IEEE 1364-2001 (Verilog-2001). Verilog-2001 là một cải tiến lớn đối với Verilog-95 với các tính năng hữu ích mới như danh sách nhạy cảm, mảng đa chiều, khối câu lệnh được tạo, kết nối cổng được đặt tên và hơn thế nữa. Hiện tại, Verilog-2001 là phiên bản chính của Verilog và được hỗ trợ bởi hầu hết các gói tự động hóa thiết kế điện tử thương mại.

Vào năm 2005, Verilog HDL đã được cập nhật lại, tiêu chuẩn IEEE 1364-2005 (Verilog-2005). Phiên bản này chỉ là một sửa chữa nhỏ cho Verilog-2001. Verilog-2005 bao gồm một phần tương đối mới và tương đối mới (Verilog-AMS). Phần mở rộng này cho phép Verilog HDL truyền thống mô hình hóa các hệ thống tín hiệu tương tự và tín hiệu hỗn hợp tích hợp.

Phát triển tiếp theo

Là hai ngôn ngữ mô tả phần cứng tiêu chuẩn, khả năng tương tác của VHDL và Verilog HDL là rất quan trọng. Hai tổ chức quốc tế VHDL International (VI) và Open Verilog International (OVI) đã làm việc chăm chỉ để phối hợp khả năng tương tác giữa VHDL và Verilog HDL. Năm 2000, VHDL International (VI) và Open Verilog International (OVI), hai tổ chức có nhiều kinh nghiệm trong các quy trình thiết lập tiêu chuẩn, đã sáp nhập để tạo thành Accellera. Sau khi Accellera được thành lập, nó đã tích cực thúc đẩy sự phát triển của các ngôn ngữ mô tả phần cứng.

Khi các khả năng của chip tiếp tục mở rộng, Verilog không đủ để đối phó với thiết kế và xác minh chip ngày càng phức tạp, do đó SystemVerilog đã được phát minh.

Sau khi rời công ty, Phil Moorby, người đã tạo ra Verilog HDL, đã hợp tác với các chuyên gia ngôn ngữ mô tả phần cứng như Peter Flake tại Co-Design Automatic để mở rộng nghiên cứu về Verilog HDL. Năm 1999, anh phát hành ngôn ngữ thiết kế hệ thống superlog và phát hành SystemSim. Và SystemEX hai công cụ, một để phát triển hệ thống và một để xác minh nâng cao. Năm 2001, Co-Design Tự động phát hành tập hợp con siêu mở rộng ESS cho Accellera. Vào năm 2002, Synopsys đã mua Co-Design Automatic và tặng superlog và tập hợp xác minh của nó cho Accellera, kết quả là SystemVerilog 3.0, SystemVerilog 3.1 và SystemVerilog 3.1a. Điều này cho phép các kỹ sư cung cấp nhiều mức độ trừu tượng tổng hợp phần cứng dựa trên tập hợp con tổng hợp cấp RTL của ngôn ngữ Verilog để sử dụng với nhiều công cụ phần mềm EDA cấp hệ thống.

Sau đó, Accellera và IEEE đã cùng nhau ra mắt tiêu chuẩn IEEE 1800-2005 của SystemVerilog.

Vào năm 2009, IEEE 1364-2005 và IEEE 1800-2005 đã được sáp nhập vào IEEE 1800-2009, trở thành ngôn ngữ xác minh mô tả phần cứng SystemVerilog mới, thống nhất. Điều này đã mở ra một kỷ nguyên mới. Phiên bản mới nhất là IEEE 1800-2017.

System Verilog là một phần mở rộng và mở rộng của ngôn ngữ Verilog. Verilog phù hợp với cấp hệ thống, cấp thuật toán, cấp đăng ký, cấp logic, cấp cổng, thiết kế cấp chuyển mạch; và System Verilog phù hợp hơn cho IP tổng hợp có thể tái sử dụng và thiết kế IP xác minh có thể tái sử dụng, và thiết kế và xác minh Cấp độ hệ thống dựa trên IP rất lớn. Một tính năng đáng chú ý của System Verilog là khả năng kết hợp với phương pháp xác minh chip, giúp tăng cường đáng kể khả năng sử dụng lại mô-đun, cải thiện hiệu quả phát triển chip và rút ngắn chu kỳ phát triển. Nổi tiếng trong phương pháp xác minh chip là: VMM, OVM, AVM và UVM.

Công cụ tổng hợp logic

Hành vi tổng hợp logic là "kết hợp" tệp Verilog HDL / VHDL của Cấp độ đăng ký (RTL) của mạch kỹ thuật số với cấp độ cổng của cấu trúc thiết kế (Danh sách mạng cấp độ cổng) Tệp Verilog HDL / VHDL. RTL và tệp ràng buộc được viết theo các yêu cầu thiết kế được sử dụng làm đầu vào để tổng hợp danh sách mạng cấp độ cổng và đánh đổi giữa hiệu suất, diện tích và mức tiêu thụ điện năng. Công cụ Place & Route back-end (ICC, Innovus) sử dụng netlist cấp cổng làm đầu vào để tạo các tệp GDSII cho sản xuất chip.

Nói một cách đơn giản, tổng hợp logic = dịch + ánh xạ logic (ánh xạ cổng); trong thực tế, người đầu tiên mô tả ngôn ngữ HDL cấp RTL vào GTECH, sau đó tối ưu hóa và ánh xạ vào một danh sách mạng cấp độ cổng liên quan đến quá trình.

Các công cụ tổng hợp logic chủ yếu bao gồm Trình biên dịch thiết kế của Synopsys, Chi của Cadence và Leonardo của Mentor.

Trình biên dịch thiết kế của Synopsys là công cụ tổng hợp logic toàn diện nhất. Được sử dụng trên toàn thế giới từ năm 1987, hầu hết tất cả các nhà cung cấp chip, nhà cung cấp IP và nhà cung cấp thư viện trên thế giới đều hỗ trợ DC, hiện đang được sử dụng rộng rãi bởi hơn 90% các nhà thiết kế ASIC. Tự động hóa làm tăng đáng kể hiệu quả của thiết kế ASIC bắt đầu với Trình biên dịch thiết kế của Synopsys, trong đó tất cả các thiết kế vi mạch đều ở mức cổng hoặc bóng bán dẫn trước khi công cụ tổng hợp logic sáng tạo này được giới thiệu và áp dụng.

Trình biên dịch thiết kế, được gọi là DC, là công cụ tổng hợp logic của Synopsys, tự động tổng hợp mạch cấp cổng được tối ưu hóa dựa trên mô tả thiết kế và các ràng buộc thiết kế. Đó là, DC có thể HDL. Các mô tả cấp RTL được tự động chuyển đổi thành một danh sách mạng cấp độ cổng được tối ưu hóa để ẩn các chi tiết thiết kế của nhà thiết kế kỹ thuật số.

Do kích thước lớn của quy trình bán dẫn ban đầu, độ trễ kết nối là nhỏ, không cần xem xét thông tin vị trí vật lý, Trình biên dịch thiết kế ban đầu hoàn thành tổng hợp logic thuần túy.

Khi công nghệ xử lý ngày càng tiên tiến, kích thước tính năng quy trình càng ngày càng nhỏ, độ trễ của kết nối khó bị bỏ qua và cần phải tính toán chính xác hơn và độ trễ liên quan chặt chẽ đến vị trí vật lý của từng đơn vị trong do đó, Synopsys giới thiệu Một phiên bản mới của công cụ tổng hợp đồ họa Design Compiler có tính đến thông tin vật lý và tạo hướng dẫn vật lý. Nó không chỉ ước tính độ trễ kết nối chính xác hơn, mà còn dự đoán tắc nghẽn cáp và tối ưu hóa nó cho phù hợp.

Phiên bản mới nhất của Trình biên dịch thiết kế, Trình biên dịch thiết kế NXT, cung cấp công nghệ tổng hợp phân tán dựa trên đám mây giúp tăng tốc đáng kể các hoạt động so với các phiên bản trước. Và thông qua thư viện phổ quát dựa trên nền tảng và trích xuất ký sinh RC với công cụ định tuyến và công cụ định tuyến IC Compiler II, mối tương quan cực kỳ chặt chẽ đạt được ở 5nm và các nút quá trình tiên tiến hơn.

Phân tích thời gian tĩnh

Phân tích thời gian tĩnh (STA) là trích xuất tất cả các đường thời gian quan tâm trong mạch kỹ thuật số, sau đó tính toán và dự đoán xem độ trễ của tín hiệu trên đường dẫn có lỗi vi phạm các ràng buộc thời gian hay không, chủ yếu là để kiểm tra xem thời gian thiết lập và thời gian giữ được thỏa mãn. Yêu cầu. Phân tích thời gian tĩnh được đặc trưng bởi không dựa vào các kích thích thử nghiệm và có thể làm cạn kiệt tất cả các đường dẫn.

Theo truyền thống, tần số đồng hồ làm việc thường được sử dụng như một trong những đặc điểm của mạch tích hợp hiệu suất cao. Để kiểm tra khả năng hoạt động của mạch với tốc độ xác định, người ta cần đo độ trễ của mạch trong các giai đoạn khác nhau của quá trình thiết kế. Ngoài ra, tính toán độ trễ được yêu cầu bên trong trình tối ưu hóa thời gian ở các giai đoạn thiết kế khác nhau (ví dụ: tổng hợp logic, bố cục, định tuyến và một số giai đoạn tiếp theo). Mặc dù các phép đo thời gian như vậy có thể được thực hiện thông qua mô phỏng mạch SPICE nghiêm ngặt, phương pháp này mất rất nhiều thời gian trong thực tế. Phân tích thời gian tĩnh đóng một vai trò quan trọng trong việc đo thời gian mạch nhanh và chính xác. Phân tích thời gian tĩnh có thể hoàn thành nhiệm vụ nhanh hơn vì nó sử dụng mô hình đơn giản hóa và nó đã xem xét hạn chế sự tương tác logic giữa các tín hiệu.

Các công cụ phân tích thời gian tĩnh có thể xác định nhiều lỗi thời gian hơn so với mô phỏng, bao gồm: kiểm tra thiết lập / giữ và kiểm tra khôi phục / loại bỏ (bao gồm thiết lập / giữ ngược); chuyển tiếp tối thiểu và tối đa; độ rộng xung đồng hồ và biến dạng đồng hồ; Phát hiện xung tức thời của đồng hồ sân khấu; tranh chấp xe buýt và lỗi treo xe buýt; Các kênh logic không bị giới hạn, v.v ... Có một số công cụ định thời tĩnh tính toán độ trễ thông qua bóng bán dẫn, cổng chuyển và chốt hai chiều, và tự động xác định và phân loại các đường dẫn quan trọng, va chạm bị ràng buộc, miền đồng hồ không đồng bộ và logic tắc nghẽn nhất định.

Phân tích thời gian tĩnh đã trở thành phương pháp kỹ thuật chính trong lĩnh vực thiết kế có liên quan trong những thập kỷ gần đây. SynTime của PrimeTime, Cadence's Pearl và SST Velocity chủ yếu được sử dụng cho thiết kế vi mạch đầy đủ; Các công cụ của Altium chủ yếu được sử dụng để phân tích thời gian tĩnh trong thiết kế PCB. Các IDE của các nhà cung cấp đồ họa lớn Intel (mua lại Altera), Xilinx, Lattice và MircoSemi (mua lại Actel) đều cung cấp thời gian tĩnh.

Kể từ khi được giới thiệu, Synopsys PrimeTime đã trở thành một công cụ được sử dụng rộng rãi bởi một loạt các nhà thiết kế vi mạch và có sự độc quyền trong lĩnh vực công cụ phân tích thời gian tĩnh.

PrimeTime, được gọi là PT, là phần mềm phân tích thời gian tĩnh của Synopsys, được sử dụng để phân tích các ASIC kỹ thuật số, đồng bộ, quy mô lớn. Chức năng chính của PrimeTime là thực hiện phân tích thời gian tĩnh trên chip, hoạt động ở cấp độ danh sách mạng cấp cổng của thiết kế mạch và có thể được sử dụng kết hợp với phần mềm EDA khác của Synopsys.

PrimeTime cung cấp phân tích độ trễ độ chính xác cao, tính toán đơn vị và độ trễ nối dây với độ chính xác của Spice, giảm sự dư thừa thiết kế và nhanh chóng phát hiện các vấn đề về thời gian và giảm thời gian cần thiết để sửa chữa ECO (Lệnh thay đổi kỹ thuật); PrimeTime yêu cầu kiểm tra thiết kế Một kịch bản riêng biệt xem xét các chế độ vận hành, điện áp, nhiệt độ và góc xử lý khác nhau cung cấp phân tích đa kịch bản phân tán (DMSA) giúp đơn giản hóa việc phân tích và quản lý các kịch bản này.

Khi kích thước quy trình trong thiết kế nano thu nhỏ và tần số xung nhịp tăng lên, các hiệu ứng toàn vẹn của mô hình như độ trễ nhiễu xuyên âm và chuyển nhiễu (hoặc trục trặc) có thể dẫn đến lỗi chức năng hoặc lỗi thời gian. PrimeTime SI là giải pháp toàn vẹn tín hiệu của PrimeTime kết hợp phân tích độ trễ nhiễu xuyên âm chính xác, nhiễu (trục trặc) và phân tích trễ điện áp (IR) vào PrimeTime để phân tích toàn vẹn tín hiệu ở 90nm trở xuống.

Để hỗ trợ các tính năng thiết kế của 14/16nm trở xuống, Synopsys đã giới thiệu PrimeTime ADV, hỗ trợ ECO để xác định thông tin vật lý, tránh tác động của ECO lên bố cục hiện tại, tăng tốc đóng cửa thời gian, cung cấp sửa chữa ECO và sử dụng thời gian chuyển tiếp để tìm Rò rỉ cơ hội giảm sức mạnh hiện tại; cung cấp các phương pháp phân tích tham số biến đổi trên chip (POCV) để loại bỏ các ước tính thời gian bi quan, tăng tốc thời gian và hội tụ ECO.

Ngoài ra, trong lĩnh vực phân tích và tối ưu hóa thời gian, Huada đã làm việc được 9 năm và có các sản phẩm và công nghệ hàng đầu trong lĩnh vực này. Trước ảnh hưởng đáng kể của các tác động vật lý của quá trình tiên tiến đến thời gian, khái niệm ECO nhận thức vật lý lần đầu tiên được đề xuất trong ngành và sản phẩm của nó là XTop dẫn đầu thị trường trong lĩnh vực ECO thời gian. Ngoài ra, đối với quy trình tiên tiến 16 / 7nm và thiết kế điện áp thấp, độ lệch thời gian lớn, độ nhạy thời gian mạnh và độ tin cậy kém. Công cụ phân tích thời gian chính xác SPICE XTime do Huada Jiutian phát hành có thể giải quyết hiệu quả vấn đề mà phân tích thời gian tĩnh không thể giải quyết.

Tùy chỉnh môi trường thiết kế mạch và công cụ thiết kế bố trí

Thiết kế chip có thể được chia thành tùy chỉnh đầy đủ (Full Custom), semi-custom (Semi-Custom) và thiết kế dựa trên nền tảng đồ họa. Phương pháp thiết kế hoàn toàn tùy chỉnh dựa trên cấp độ bóng bán dẫn, tất cả các thiết bị và bố trí kết nối được tạo bằng tay phương pháp thiết kế để sản xuất khối lượng lớn, đòi hỏi độ chính xác cao, tốc độ nhanh, diện tích nhỏ, tiêu thụ điện năng thấp.

Phương pháp thiết kế hoàn toàn tùy chỉnh là thiết kế mạch thỏa mãn chức năng theo yêu cầu chức năng và hiệu suất được chỉ định, sau đó sử dụng bố trí và nối dây của mạch để tối ưu hóa thiết kế để đạt được hiệu suất tốt nhất của chip.

Các công cụ EDA chính cho thiết kế tùy chỉnh đầy đủ là Virtuoso của Cadence, Nhà thiết kế tùy chỉnh của Synopsys, Pyentor's Pyxi và Aether của Huada trong chín ngày.

Cadirt's Virtuoso chiếm gần 80% thị trường cho các công cụ bố trí / chip tín hiệu hỗn hợp Full Custom và AMS (Tín hiệu hỗn hợp tương tự). So that all the major chip foundries (Foundry) are basically dedicated to the development of PDK supply chip design customers.

Cadence's Virtuoso includes front-to-back full-process design capabilities, combined with other tools such as multi-mode simulation tools and physical verification tools to form a complete custom chip design flow.

At present, the biggest change of the latest version of Virtuoso is the introduction of three new tools of ADE (Analog Design Environment): ADE Explorer, ADE Assembler, and ADE Verifier, which replace ADE-L, ADE-XL in previous versions. And ADE-GXL.

Virtuoso's ADE is the de facto industry standard for analog design and SPICE simulation graphical interfaces, and the new version integrates the nominal value /corners/sweeps/Monte Carlo/parameter comparisons from the old ADE in the ADE Explorer, ADE Verifier Incorporate project level management and simulation into the design to increase the appeal of chip design engineers.

Currently, Cadence is launching the ICADV version of Virtuoso for advanced node process processes (node processes below 20nm). Its latest versions, ICADV123 and ICADVM181, can meet advanced nodes from 16nm to 5nm.

Virtuoso RF integrates the package and PCB to solve system-level simulation problems and optimize the entire design from a system perspective, not just a single chip, or package and PCB design.

Cadence's latest version of Virtuoso greatly enhances the efficiency of layout design in custom layout design, from design rule-driven to connection-driven, to simulation-driven.

Last but not least, the 9-day Aether platform of Huada is currently the fourth set of simulation design platform tools in the world. It has been adopted by dozens of analog design companies at home and abroad, and was listed in the reference design process by Foundry manufacturer TowerJazz in 2018.